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GPTX CPU

GPTX CPU是基于GPT Unity Platform框架实现的64位通用CPU核心。 GPT Unity Platform是一套平台化的可扩展、低功耗、性能优化的处理器内核。其可以广泛的应用于包括移动设备、基站、嵌入式FPGA核心和自定义计算等相关领域。 所有的平台处理器核心实现了一个名为“Unity 1.0 ISA”的融合指令集架构(ISA),其具有通用的ISA和与处理单元类型相关的ISA扩展。可供选择的处理单元类型包括中央处理器(CPU-作为系统中的应用处理器),图形处理单元(GPU)和数字信号处理器(DSP)。 Unity 1.0 ISA的一个重要属性是它能够有效地映射异构系统构架中间语言HSAIL(HSA Foundation™制定的中间语言)指令。


图1. 统一平台的示例实现 图2. CPU 的实现框图


GPTX CPU核可以通过IP授权的方式提供给客户。第一款CPU核已经在TMSC(台积电)使用28nm HPC制成工艺流片,可于2016年第3季度提供给潜在客户作为评估或开发之用。


已流片的芯片(参见图2)包含一个3发射5执行单元(整数运算单元,浮点运算单元,存储器,分支器和寻址单元)的乱序CPU核,能最大支持48条指令的乱序执行。此CPU核还包括32KB 4路组相联L1数据cache和一个8KB直接映射L0指令cache和32KB 4路组相联L1指令cache。所有Cache都连接到2MB的片内存储器中。该2MB存储器可以被配置成为8路组相联L2 cache或者1MB的8路组相联L2cache加1MB片上存储器。


已流片芯片的对外接口包括2个UART,16个GPIO和一个用以访问外部存储器和系统接口的双倍数据率外部总线。该外部总线可以通过配置支持64位,32位或16位操作。


CPU特点总结:

特点 功效
工作频率 2.5 GHz(取决于物理实现的优化和工艺制程的选择)
三路超标量乱序流水线 大幅度减少数据相关的等待时间,提升性能状态机性能数倍,提升运算性能近一倍。在乱序缓冲区内最大能够支持256条指令
第一个试验样片的评估版内核在乱序缓冲区内支持48条指令
分布式寄存器堆 为减少寄存器堆端口数量,提升处理器速度,将寄存器分解为通用寄存器堆,浮点寄存器堆,寻址寄存器堆,和分支跳转目标寄存器堆
分布式寄存器重命名 通过寄存器重命名,获得更高的指令吞吐量。每个功能单元可支持63个物理寄存器。目前的评估简版内核寄存器数量为:
31个通用寄存器堆;24个浮点寄存器堆;18个寻址寄存器堆;6个分支跳转目标寄存器堆
指令预取架构 面向快速指令分发的指令预取架构可以减少指令分发的时间
分支预测 为减少访因跳转后管道填充丢失的执行时间,本架构提供2048个分支预测器,以保证90%以上的无延迟跳转
L0和L1指令cache 实现了快速内存访问,可根据用户需求进行配置
通过硬件提供256行,每行32 Byte或每行8条指令的L0 cache 支持的快速取指,完成最常执行的 loop控制的延迟最小化(无延迟环)
L1数据cache 实现了快速L1 D-cache内存访问,可根据用户需求进行配置,评估版内核:32KB4路组相联L1数据cache
动态可配置的统一L2指令数据cache 实现了快速L2内存访问。评估版内核的L2 cache是个2MB8路组相联cache(紧耦合存储器)
权限级别 提供三种权限级别用以访问系统资源。这使得它更容易实现管理程序和虚拟化,以及实施进程之间的隔离和信息安全

华夏芯统一处理器IP平台授权交付列表:

交付 说明
硬件交付
软,硬核 软IP核支持SoC设计工程师在任何硅工艺下集成我们的处理器
硬核提供在某一特定的工艺上更高性能和更低功耗的IP处理器
IP的交付时附带基于主流EDA工具(Cadence 和 Synopsis)的综合脚本
功能试验台 交付试用IP授权费后,我们为IP核验证提供仿真、FPGA、和样片测试平台
综合脚本和时序约束 软核的综合脚本包括:软核模块级的时序约束,软核与硬核接口级的时序约束,约束中包括falsepath和multi-cycle path的脚本选项(开关)
可供交付的模型
硬件集成模型 为SoC设计中的协同仿真提供简化的统一处理器IP核指令集功能模型
软件开发模型 为软件开发提供高速的汇编指令仿真模型
软件交付
集成开发环境(IDE) 基于Eclipse的项目集成开发环境
编译器 基于GCC的C语言编译器
汇编器 基于GCC的二进制机器代码汇编器
Linker 链接器 基于GCC的链接装载器
指令周期精确的系统模拟器 实现高效的JIT
调试器 基于GCC的debugger 汇编语言调试器
HSA finalizer 将HSAIL可执行文件转换为基于的HSA1.0 的目标代码
跟踪环境 面向嵌入式系统的实时硬件调试支撑系统

2G/3G/4G/5G 前向纠错处理器
测试样片 65 nm Low Power 1.1V
性能 Turbo 1.5Gbps, LDPC 2Gbps, Viterbi 1Gbps
参数 200 MHz(内存部分 400 MHz)
开销 总面积 2.12 mm2 仿真功耗 322 mW
5G 2G/3G/4G/xDSL终端与基站
采用优于28nm工艺,可满足5G需求

并行比特伽罗瓦专用处理器

1GHz时钟下的功能与性能


12.8Gbps AES/DES/ZUC/ Snow3G 加解密

任意CRC 速度大于128Gbps

8Gbps RS(255,239)解码

128Gbps通用比特逻辑处理

测试样片


65nm ST semi LP CMOS

0.71mm2,207k gates

应用


大型服务器加解密与通信模块

手机与基站比特处理引擎


可编程基带、视频、矩阵加速引擎

多用途IP核


16b/32b DSP 处理器

采用可编译交织2D矩阵寻址,每核16路SIMD,八核并行

测试性能


500MHz,每秒640亿次运算

TI 667X指令使用效率30%,本处理器指令使用效率70%


实时可编程网络协议处理器

工业控制网络处理器

域内全可编程

小于100k gates

双口报文存取

所有快通道Ingress和Egress的功能

支持实时工业现场网

支持实时非实时混合网


1Gbps网络实时无延迟无抖动处理


支持

Profinet

Ethercat

Ethernet/IP

Powerlink

CAN

5G超密组网UDN基站套片

UDN基站基带处理器

域内全可编程

集束,滤波,信道,纠错,编码